图片来源：pexels-Jeremy Waterhouse 文|全球半导体产业 2011年，英特尔推出商业化的FinFET（鳍式场效应晶体管）工艺技术，并将FinFET技术应用到自家的22纳米工艺技术上，显着提升了性能并降低了功耗。
随后，台积电、三星等全球主要厂商纷纷效仿，在采用FinFET技术上取得了巨大成功，让FinFET大放异彩。
后来，为了提高晶体管性能并进一步缩小面积，FinFET架构也不断改进。
从16/14nm开始，FinFET成为半导体器件的主流选择，成功推动了几代半导体工艺的发展，并使之扩展到3nm工艺节点，成为全球主流晶圆厂的“唯一”选择。
然而，FinFET自进入5nm以来，实际上已经出现了很多问题。
例如，其不断增大的深宽比将导致翅片在材料本身的内应力作用下难以保持直立形状；随着栅极宽度进一步缩小，将很难像过去那样在一个单元中填充多条鳍线；鳍式场效应晶体管的静电问题也将严重制约晶体管性能的进一步提升。
FinFET 的修补最终会失败，新的架构即将出现。
Nanosheet 为了加速进入2nm、3nm时代，台积电、三星、Intel等各大半导体厂商均宣布，将从2022年或2023年开始，将主要架构逐步从FinFET转向Nanosheet架构。
台积电也正式宣布在2022年北美技术论坛上宣布，2nm工艺将采用纳米片晶体管架构，全面提升性能和功耗效率。
什么是纳米片结构？它与 FinFET 有什么不同？随着工艺的缩小，空间越来越小，鳍片的数量也会减少，驱动电流的持续提升变得更加困难；纳米片结构是已提出讨论的解决方案之一。
纳米片架构将垂直鳍片转换为水平鳍片，并通过垂直堆叠纳米片实现更大的有效导电通道宽度。
此外，栅极与沟道呈360度接触的结构允许导电沟道被高介电系数的金属栅极覆盖。
极环绕可实现更好的栅极通道控制和更短的通道长度。
IBM成功开发的2nm技术采用的是纳米片技术，而三星在3nm中使用的晶体管架构MBCFET本质上就是纳米片FET。
从 FinFET 过渡到纳米片晶体管的过程与从平面 MOSFET 过渡到 FinFET 的过程相同。
许多流程集成挑战需要克服。
幸运的是，nanosheet基本上是FinFET的自然演变，因此许多针对FinFET开发和优化的工艺模块可以重复使用，这无疑促进了业界对nanosheet的采用。
然而，随着未来继续向更小的工艺发展，标准单元内的 nFET 和 pFET 器件之间将需要更小的间距，而 FinFET 和 Nanosheet 工艺限制了 n 到 p 器件之间的间距。
除了 Nanosheet 之外，还有其他技术选项属于“全栅极”类别。
为了扩展这些设备的可扩展性，IMEC 提出了一种称为 Forksheet 的创新架构。
ForksheetForksheet首次出现在2017年IEDM发表的IMEC的SRAM收缩研究中，并于2019年作为逻辑标准单元的收缩解决方案被论证。
Forksheet 可以理解为 Nanosheet 的自然延伸，在 2nm 技术节点之上具有额外的扩展性和性能。
Forksheet 的 nFET 和 pFET 集成在同一结构中，并通过介电壁将 nFET 和 pFET 分开。
优点是它具有更紧密的 n 到 p 间距并减少面积缩放。
与Nanosheet FET相比，相同工艺下的Forksheet FET电路会更加紧凑。
在从平面晶体管到FinFET再到Nanosheet的演进中，Forksheet可以被认为是下一个发展路径。
英特尔早在2019年就开始探索这项技术，并申请了相关专利。
IBM还表示，新的晶体管设计最终可以实现3D、垂直堆叠的CMOS架构，这比当今最先进的三栅设计要快得多。
允许增加晶体管的数量。
但英特尔的专利认为成本、风险和复杂性限制是巨大的，目前的挑战超过了潜在的好处。
因此，目前还很难说Forksheet晶体管何时实用。
Forksheet的技术架构并不能称得上完美。
在Forksheet的结构中，它的gate并没有完全包围通道，因此对通道的控制略有减弱。
环栅纳米片结构在很大程度上提高了沟道的静电控制能力。
Forksheet采用分叉三门结构，在静态控制方面取得了一定的进展。
为了解决Forksheet的静电控制问题，CFET诞生了。
1nm之后的道路：CFETCFET（Complementary FET），互补场效应晶体管，是一种新型三维结构晶体管工艺，是在GAAFET工艺基础上改进的。
CFET一般采用Nanosheet结构，其中p型Nanosheet FET叠加在n型Nanosheet FET上，形成三维晶体管。
在 4T (Track) 轨道单元设计中，CFET 的性能优于跨芯片晶体管，这使其成为 1nm 以下逻辑技术节点颇具吸引力的器件架构。
imec在VLSI 2021上推出的叉形芯片器件架构将纳米片晶体管系列扩展到1nm甚至1nm以下的逻辑节点。
在叉芯片器件中，由于 n 型和 p 型晶体管之间的间距减小，有效沟道宽度可以比传统的全栅纳米片器件更大。
这将有助于提高晶体管的驱动电流（或直流性能）。
另外，较小的n-p间距可以进一步降低标准单元的高度，逐步将标准单元推向4T轨道高度设计，使单元内部的四根金属线能够适应标准单元的高度。
但由于 4T 电池设计和金属间距窄至 16nm，即使叉变得非常窄也将难以提供所需的性能。
这就是 CFET 可以发挥作用的地方。
在 CFET 架构中，nMOS 和 pMOS 器件相互堆叠。
从单元高度的角度来看，堆叠消除了 n-p 间距，进一步最大化了有效沟道宽度，从而最大化了驱动电流。
由此产生的面积增益还可用于将轨道高度推至 4T 及以下。
业界目前正在探索两种可能的集成解决方案，以实现具有挑战性的 nMOS-pMOS 垂直堆叠：单片式和顺序式。
单片CFET首先生长底部沟道，然后沉积中间牺牲层，最后生长顶部沟道；顺序CFET从下到上制造组件，使用晶圆键合技术用半导体层覆盖顶部以集成顶部组件。
并将顶门和底门连接起来。
相比之下，两款产品各有优缺点。
单芯片CFET集成工艺复杂，但成本较低。
顺序CFET集成工艺相对简单，但晶圆转移较困难。
目前，CFET工艺仍处于研究和探索过程中，尚未确定两种制造工艺中哪一种更具有开发价值。
CFET作为1nm以下的开发工具，自然吸引了很多业内人士的关注。
台积电表示，其代工厂正在评估 CFET 等工艺技术作为纳米片的“继承者”。
台积电业务发展副总裁张凯文也表示：“CFET是一种选择，但仍处于研发阶段，他无法提供任何时间表。
” Intel和IMEC在全硅基CFET的研究上投入了大量资金。
近年来，imec 报告了单片和顺序 CFET 的模块和集成步骤的改进进展。
例如，它展示了通过优化关键模块步骤实现的单片集成 CFET 架构。
同期，imec也报告了序贯CFET的逐步改进结果。
然而，全硅基CFET的工艺复杂度较高，在复杂的工艺环境下其性能严重下降。
针对这一关键问题，复旦大学微电子学院近日取得突破。
异构CFET技术的优点是可以利用成熟的后端工艺将新型二维材料集成到硅基芯片上。
开发出性能优异的异质CFET技术。
这种晶圆级硅基二维互补堆叠晶体管可以使器件集成密度加倍，并在同一工艺节点上提高性能。
也就是说，如果一颗FinFET工艺芯片由100亿个晶体管组成，那么采用CFET技术制造的芯片中包含的晶体管数量将达到200亿个，从而实现性能的显着提升。
该成果已发表于国际顶级期刊《自然-电子学》，受到国内外广泛关注。
虽然CFET的工艺流程非常复杂，也会导致量产难度和成本较高，但它在缩小晶体管面积方面具有极好的效果，很可能成为1nm之后CMOS微缩工艺的解决方案。
总结：作为备受关注的半导体行业，制造工艺和晶体管架构不断被探索。
从传统的CMOS到FinFET工艺，再到Nanosheet、Forksheet再到CFET，每一代产品都会带来性能提升（通过优化有效沟道宽度）和/或进一步降低逻辑标准单元的高度，并继续朝着高端。
短期内，FinFET仍将是主流晶体管技术。
由于技术壁垒和性价比限制，GAAFET在5nm及以上工艺芯片中很难取代FinFET。
不过，从长远来看，台积电将量产3nm芯片，三星和英特尔也会跟进。
未来，采用3nm及以下工艺的芯片应用比例将逐步提升，先进工艺的市场空间将不断增大。
至此，在CFET工艺之后，我想知道是否还会继续出现更先进的工艺。
或许到时候，除了掌握晶圆制造技术的优势外，系统封装集成技术也将成为半导体产业的重要发展方向。