近年来，随着人工智能和大数据的发展，产生了爆炸性的数据量。
在过去十年左右的时间里，CPU 内核不断增加，但带宽却没有跟上。
由于CPU的整体带宽是分布在核心之间的，核心数量的增加会减少每个核心的有效带宽，从而降低CPU的单核性能。
相比之下，同期内存和存储设备的带宽增加了2-3个数量级。
这意味着CPU无法发挥其真正的性能。
到目前为止，将更多内存附加到加速器上的方法只有两种，一种是添加更多DDR内存通道以支持更多模块，另一种是将其直接集成到加速器或CPU封装中。
但CXL的出现或许会改变这一切。
CXL Raid CXL 是 Intel 推出的标准。
2019年，英特尔推出了CXL（Compute Express Link），这是一种高级CPU到设备以及CPU到内存链接的开放标准。
它的推出是为了简化加速器和内存扩展的互连和可扩展性。
CXL推出同年就成立了联盟，创始成员包括：英特尔、阿里巴巴、华为、思科、Facebook、谷歌、惠普和微软。
CXL的出现可谓来势汹汹。
2021年，成立2年的CXL宣布与Gen-Z合并。
Gen-Z最早出现于2016年，也是一种将多个内存节点高速连接起来供数据中心使用，形成大容量内存池的架构。
参与者包括 ARM、AMD、SEC 和 HP。
但如果使用Gen-Z Fabric直接连接SCM（存储类内存）或GPU/FPGA加速模块，则需要在CPU端提供Gen-Z Logic支持。
不过，目前超过80%的服务器市场被英特尔占据。
由于英特尔没有参与Gen-Z联盟，因此Gen-Z的推广并不是特别顺利。
根据两个联盟签署的意向书，Gen-Z将把所有技术规范和资产转让给CXL联盟。
两个联盟多年来在相关接口协议上的进展最终将集中在CXL联盟之下，而CXL协议将作为唯一的行业标准继续推广。
短短三年时间，CXL不仅与Gen-Z联盟合并，成员规模也扩大到超过165家，涵盖了几乎所有主要CPU、GPU、内存、存储和网络设备制造商。
CXL 的成员资格明显超过了 CCIX 和 Open CAPI 等其他一致互连标准的成员资格。
CXL联盟曾表示：“业界需要能够全面应对人工智能、机器学习、云等新时代互联挑战的开放标准——而且选择可以不止一种。
CXL就是业界的一个例子形成新的开放标准。
”“OMI和CXL碰撞激烈，随着处理器中CPU核心数量的增加，为CPU核心提供更多的内存带宽和内存容量已经成为业界共识。
CXL和OMI两种协议的功能类似，必然会发生激烈的碰撞，OMI（开放内存接口）是针对近内存开发的高度优化的总线，可以轻松迁移到新兴的内存解决方案，OpenCAPI推出的OMI主打内存扩展，IBM POWER10处理器Edge集成了两个OMI内存单元，思路是通过串行化内存接口来增加处理器可安装的内存量，以POWER10为例，安装了16个OMI通道，每个通道的带宽为64GB/其次，如果完全安装，带宽为 1TB/秒。
“OMI 延迟包括通过内存本身的延迟，即从内部连接到主机中的传输端口再到主机的往返读取延迟”。
主机收到内部连接。
”OpenCAPI 联盟的一位董事会顾问说道。
但 OMI 的缺点是仅兼容 POWER9/10 平台，而 CXL 同时支持 x86 和 Arm，因此更多方案厂商选择 CXL。
例如，2021 年 3 月，美光宣布将退出 3D XPoint 业务，但这一次，美光在发布的新闻稿中表示：“美光看到了以内存为中心的新型解决方案的巨大前景，这些解决方案利用 CXL 来扩展所需的容量、性能和性能。
”内容。
应用程序在具有更大架构自由度的基础架构上运行。
“显然，美光放弃了 3D XPoint，将研发方向转向基于 CXL 的产品。
Rambus 在 2021 年 6 月宣布了一项名为 CXL 内存互连计划的计划，而三星则在去年发布了兼容 PCIe Gen5 的 CXL 内存模块，即 2022 年 5 月 10 日2019年，首款CXL内存模块产品再次发布，CXL 2.0成为游戏规则改变者，与CXL 1.0和1.1相比，CXL 2.0向CXL协议引入了交换和池化功能，这个新规范对于内存分解和存储具有重要意义。
目前存储扩展方案主要基于PCIe Gen 4和NVMe，而在PCIe Gen5中，CXL提供了更多的可能性，具有更高的带宽和更低的延迟性能。
通过CXL协议不仅可以连接存储，还可以连接加速器，提供多种功能。
与PCIe相比，CXL保证了主机CPU和设备之间的缓存一致性，CXL是为加速器设计的，但它也被设计为具有内存接口。
可以通过使用 PCIe 和 CXL 通用接口的卡安装额外的内存，而不是用更多或更大的内存模块填充系统。
得益于 CXL 2.0 规范中引入的简单交换系统，包括内存在内的资源可以由多个系统同时池化和访问。
另一个用例涉及分层内存架构，其中系统利用封装上的高带宽内存、直接连接到 CPU 的大量快速 DDR5 内存池以及通过 CXL 模块连接的更大的慢速内存池。
内存池和分层内存对数据中心和云运营商有影响。
云客户面临的最大问题是，他们的第一大支出是内存，一半的设备支出都花在了内存上。
可组合的 CXL 解决方案将使缓存数据在任何 CPU 和用户选择的外设之间保持一致。
此外，外围设备的位置在机架级别内变得不再那么重要，从而提供了更有效的资源分解方式。
CXL如火如荼 CXL的出现，已经引起了众多厂商的关注。
CPU制造商Intel Sapphire Rapids处理器将支持DDR5内存、PCIe5.0总线、CXL1.1互连协议，并内置AMX（高级矩阵扩展）指令集，用于深度学习推理和训练。
AMD EPYC Genoa 支持 DDR5 和 PCIe 5.0，以及 CXL1.1 接口，可实现设备之间一致的内存连续性。
此外，其另一产品Bergamo具有更高的功率效率和每插槽性能。
它将使用与Genoa相同的CPU接口，因此PCIe5.0、DDR5和CXL1.1都支持。
预计将于2023年推出。
内存制造商三星电子推出业界首款 512GB CXL 内存模块。
三星宣布开发出业界首款 512GB Compute Express Link (CXL) DRAM，向 CXL 商业化迈出重要一步，这将为 IT 系统带来极高的性能。
内存容量和低延迟。
自 2021 年 5 月推出业界首款配备现场可编程门阵列 (FPGA) 控制器的 CXLDRAM 原型以来，三星一直与数据中心、企业服务器和芯片组公司密切合作，开发改进的、可定制的 CXL 设备。
新款 CXL DRAM 采用 ASIC CXL 控制器构建，是首款采用 512GB DDR5 DRAM 的产品，与之前的三星 CXL 产品相比，内存容量增加了四倍，系统延迟降低了五分之一。
澜起科技发布全球首款CXL内存扩展控制芯片。
澜起科技发布全球首款CXL内存扩展控制芯片（MXC）。
该MXC芯片专为内存AIC扩展卡、背板和EDSFF内存模块而设计。
它可以大幅扩展内存容量和带宽，以满足高性能计算和人工智能等数据密集型应用不断增长的需求。
MXC芯片是CXL DRAM内存控制器，属于CXL协议定义的第三种设备类型。
该芯片支持JEDEC DDR4和DDR5标准，同时还符合CXL 2.0规范并支持PCIe 5.0速度。
该芯片可以为CPU和基于CXL协议的设备提供高带宽、低延迟的高速互连解决方案，从而实现CPU和各种CXL设备之间的内存共享，大大提高系统性能，同时显着减少软件堆栈。
复杂性和数据中心总拥有成本 (TCO)。
EDA供应商Synopsys提供业界首款CXLIP核心解决方案 Synopsys宣布推出其完整的DesignWare CXL IP核心解决方案，适用于人工智能、内存扩展和高端云计算芯片，其中包括控制器、PHY和验证IP核心。
CXL 协议可实现芯片与通用加速器、内存扩展器和智能 I/O 设备之间的低延迟数据通信，这些设备需要高性能异构计算来处理数据密集型工作负载。
Synopsys Designware CXL IP 核解决方案符合 CXL1.1 规范，支持所有三种 CXL 协议（cxl.io、cxl.cache、cxl.mem）和器件类型，以满足特定应用要求。
CXL IP 基于 Synopsys 针对 PCI Express 5.0 的 DesignWare IP 内核构建，该内核已被所有关键细分市场的十几家领先半导体公司所使用，并且已与生态系统集成。
一系列产品具有良好的互操作性。
罗马不是一天建成的，根据 Gartner 最近的一份报告，CXL 交换可能比可组合基础设施具有更广泛的吸引力，该报告预测到 2025 年，该细分市场将占企业服务器支出的不到 10%。
有一些市场适合但也有一些市场并非如此。
这是高性能计算领域和托管提供商或云提供商的绝佳解决方案。
基于 CXL 的内存可被视为 HBM 的补充。
CXL 诞生之际，技术正努力满足客户对下一代各方面性能的需求：更快的数据处理、更大的内存容量、更大的带宽，所有这些都在使用标准化组件的更小、更高效的设备中。
在太空中实施。
CXL2.0尚未普及，CXL3.0标准的制定已经在规划中。
CXL联盟宣布今年将发布CXL3.0规范。
此次更新将包括从每秒 32 吉比特增加到每秒 64 吉比特，以及对许多新内存使用模型的支持。
该规范还介绍了一种以非对称方式实现CXL互连技术的方法。
该功能将允许 GPU 或 NIC 等设备直接与其他 CXL 设备交互，完全消除 CPU 作为瓶颈。
虽然CXL可以改善数据中心，但罗马不是一天建成的。
未来几年，我们可能会看到更多概念产品推出，大规模应用可能还需要时间。