文章|半导体产业方面 2022年，半导体产业已进入3nm工艺量产阶段。
上半年，三星宣布量产3nm芯片，但客户和产量都非常有限。
下半年，台积电也开始量产3nm芯片，但仅限于苹果部分新款手机处理器。
与三星类似，台积电第一年也没有实现大规模量产。
3nm工艺芯片的产量取决于2023年三星和台积电升级版的性能和良率表现。
3nm量产如此困难，接下来的2nm和1nm节点将更具挑战性，尤其是1nm，已经达到纳米级工艺节点的极限。
如果进一步进化，那就是Angstrom（A，1nm=10A）。
因此，谁能做好1nm制程技术的研发和量产，并在业界率先推出，将具有很强的象征意义。
根据IMEC（比利时微电子中心）规划的发展路线图，预计2028年实现1nm工艺量产，2030年实现A7（0.7nm）量产，之后实现A5、A3、A2工艺。
然而，真正决定工艺密度的金属栅间距指数的变化并不像工艺数量那么大。
即便是A7转A2制程工艺也在16nm到12nm之间，密度也可能提升不了多少。
而且，当达到1nm节点时，产生的量子隧道效应可能会导致传统半导体工艺失败。
此外，要实现1nm及以下工艺技术，晶体管架构也必须改变。
三星和台积电分别在3nm和2nm节点放弃了FinFET，转而采用GAAFET结构。
1nm之后，业界普遍会转用CFET晶体管结构。
不仅是晶体管，其他相关技术也需要升级，比如布线、光刻机等，这需要一系列的技术突破才有可能。
三星在3nm采用的新晶体管架构是GAAFET，也称为Nanosheet，而1nm工艺对晶体管架构提出了更高的要求。
IMEC 提出了 Forksheet。
在此架构中，板材由叉门结构控制。
这是通过在栅极图案化之前在 PMOS 和 NMOS 之间引入介电层来实现的。
该介电层是物理隔离的。
P 栅极沟槽和 N 栅极沟槽使 N 到 P 的间距比 FinFET 或 Nanosheet 更紧密。
通过仿真，IMEC 预计 Forksheet 具有理想的面积和性能扩展，以及更低的寄生电容。
此外，3D“互补FET”（CFET）也是1nm工艺的晶体管解决方案。
CFET 技术的一个显着特点是其与纳米片拓扑结构高度相似。
CFET 的新颖之处在于 PFET 和 NFET 纳米片的垂直放置。
CFET 拓扑利用了典型的 CMOS 逻辑应用，其中公共输入信号应用于 NFET 和 PFET 的栅极。
CFET 架构需要特别注意 PFET 和 NFET 的形成。
PFET 源/漏极的 SiGe 外延生长用于在沟道中引入压应变以增强空穴迁移率，然后进行 PFET 栅极氧化物和金属栅极沉积，随后进行 NFET 源/漏极节点外延 Si 生长以及后续的栅极氧化物和金属栅极沉积必须遵守现有 PFET 器件所施加的材料化学限制。
新材料技术 在先进工艺芯片的制造过程中，前端工艺负责制造相应结构的晶体管，而中后端工艺则将这些独立的晶体管连接起来，实现相应的芯片功能和性能。
这需要多种半导体材料。
1nm工艺需要新的晶体管架构支持，例如Forksheet和CFET，这对局部互连提出了更高的要求。
因此，后续工艺需要使用新材料（如钌（Ru）、钼（Mo）等）。
还需要降低中间过程中的接触电阻。
对于后端工艺，金属线和通孔的电阻和电容仍然是最关键的参数，解决此问题的一种方法是使用称为“零通孔混合高度”的替代金属化结构。
该方案可以根据金属线路的应用需求，灵活地用电容替代电阻。
为了满足新晶体管结构的要求，同时进一步缓解布线拥堵，需要在中间工艺上进一步创新。
例如，在 CFET 中，接触栅需要新的解决方案。
此外，高纵横比通孔互连各种组件，现已扩展到三维 (3D)。
然而，需要降低这些深通孔的寄生电阻，这可以通过引入先进的接触来实现。
，例如使用钌。
过去，芯片制造大多采用三维材料。
近年来，在以台积电、英特尔为代表的领先厂商的引领下，二维（2D）材料逐渐进入主流。
2021年，台积电与中国台湾大学、美国麻省理工学院（MIT）合作，发现二维材料结合半金属铋（Bi）可实现极低电阻，接近量子电阻极限，可以满足1nm工艺的需求。
二维材料的厚度可以小于1nm，更接近固态半导体材料的厚度极限。
半金属铋的特性可以消除与二维半导体界面的能垒，并且在沉积过程中不会破坏二维材料的原子结构。
这样，穿过只有1到3层原子厚度（小于1nm）的二维材料，电子从源极行进到由二硫化钼制成的电子沟道层，并受到栅极及其上方的电压控制。
然后从漏极流出，用铋作为接触电极，可以大大降低电阻，增大传输电流，使二维材料成为1nm工艺实施过程中替代硅的新型半导体材料。
最近，悉尼新南威尔士大学材料与制造研究所（MMFI）的研究人员利用独立式单晶钛酸锶（STO）薄膜制造了一系列透明场效应晶体管，其性能可与当前的硅半导体场效应晶体管相媲美。
。
这种半导体材料工艺克服了硅的小型化限制，同时展示了大规模制造二维场效应晶体管的潜力，克服了纳米级硅半导体生产的挑战，并提供可靠的电容和高效的开关操作。
据研发人员介绍，这项工作的关键创新在于，在不降低其属性的情况下，将传统的3D块体材料转变为准2D形式，这意味着它可以像乐高积木一样与其他材料自由组装，提供各种创造高性能用于新兴和未被发现的应用的晶体管。
此外，在1nm工艺芯片中，金属互连引起的焦耳热效应是一个重要的考虑因素。
对此，IMEC提出了新的解决方案。
1nm工艺需要在后端最关键的层引入新的导体材料，例如二元和三元金属间化合物（Al或Ru化合物），其电阻率低于按比例尺寸的传统单质金属（例如Cu，Co） 、钼或汝）。
IMEC实验研究了铝化物薄膜的电阻率，包括AlNi、Al3Sc、AlCu和Al2Cu。
在厚度为20nm及以上时，所有PVD沉积薄膜的电阻率与Ru或Mo相当或更低。
AlCu和Al2Cu薄膜在28nm处的电阻率最低为9.5μΩcmCu，低于Cu。
台积电领先1nm研发。
台积电在先进工艺的研发和商业化方面一直是行业先锋，1nm也不例外。
如上所述，台积电、中国台湾大学、麻省理工学院联合开发的接触电极采用半金属铋作为二维材料，不仅降低了电阻，而且增加了电流，从而大大提高了能源效率。
但该材料工艺仍处于研发阶段，尚未用于量产。
为了使用半金属铋作为晶体管的接触电极，必须使用氦离子束（HIB）光刻系统，并且必须设计“简单的沉积工艺”。
该工艺仅在研发生产线上使用，因此还没有完全准备好进行大规模生产。
目前，台积电的1nm工艺节点仍处于探索阶段，工厂正在尝试各种方案，并不能保证未来量产时会使用半金属铋。
目前，台积电的先进工艺线使用钨互连晶体管，而英特尔则使用钴互连。
两者都有各自的优点，并且都需要特定的设备和工具。
不久前，有消息称，在完成3nm工艺技术的研发后，台积电已于今年6月将团队转向未来的1.4nm工艺研发。
除了台积电之外，三星和IBM也在开发1nm工艺技术。
在当今的集成电路中，尤其是处理器中，晶体管平放在硅表面上，电流从一侧流向另一侧。
2021年，IBM和三星宣布了一种在芯片上垂直堆叠晶体管的设计方法，称为垂直传输场效应晶体管（VTFET）。
与传统设计相比，VTFET 彼此垂直，电流垂直流动。
该技术有望突破1nm工艺瓶颈。
IBM和三星表示，这种设计有两个优点：首先，它可以绕过许多性能限制，并将摩尔定律扩展到纳米片技术之外，更重要的是，该设计由于更高的电流而降低了能耗。
据估计，VTFET 将使处理器的速度比采用 FinFET 晶体管设计的芯片快两倍，或消耗的功率减少 85%。
英特尔还在2021年表示，计划在2024年跨越1nm并完成埃级芯片设计。
据悉，英特尔将利用其全新的“Intel 20A”工艺节点和RibbonFET晶体管来实现这一目标。
光刻机成为关键 除了晶体管架构和材料技术之外，EUV光刻机仍然是实现1nm工艺芯片量产成功的关键。
作为全球唯一的EUV光刻机供应商，ASML一直是台积电、三星和英特尔关注的焦点。
目前，ASML出货的先进EUV光刻机有NXE：3400B、3400C和3600D。
这些模型的数值孔径 (NA) 为 0.33。
其中，3600D在30mJ/cm2下的晶圆吞吐量达到160片，比3400C提高了18%。
它将成为台积电和三星3nm工艺生产线的主要设备。
据悉，IMEC与ASML联合进行的EUV设备研发工作正在进行中，日本TEL也参与其中。
测试设备预计将于2023年初完成。
ASML还公布了未来三代光刻机的研发计划。
这三个型号分别是 NEXT:5000、EXE:5000 和 EXE:5200。
从 EXE:5000 开始，数值孔径增加到 0.55。
与0.33NA相比，0.55NA设备在很多方面都有了很大的提升，包括更高的对比度、更低的图像曝光成本等，这是未来发展的趋势。
现在，用于生产5nm/7nm工艺芯片的光刻设备零部件数量超过10万个，运输需要40个集装箱。
据悉，制造1nm芯片的光刻机体积是3nm的两倍。
由于光刻机零部件较多，且需要高精度组装，因此从出货到配置/培训的整个过程需要两年时间。
以此推算，预计0.55NA光刻机的大规模应用需要到2025~2026年，乐观估计届时业界将开始1nm工艺技术的试产。