随着图像像素和帧率的不断提高，传统的LVCOMS规范已经无法承载图像所需的带宽需求。
在所有替代方案中，7:1 LVDS 是一种相对经济高效的解决方案。
其单个差分对可以达到Mbps以上的传输速率，这是LVCOMS难以实现的。
7:1 LVDS经常可以在液晶面板的图像接口中看到。
图像的RGB数据和控制数据被编码并在几个通道中传输，伴随着除以7的同步时钟。
编码方法和时钟数据之间的相位关系被确定。
以TI的LM0为例： 图1 7:1 LVDS编码格式 7:1 LVDS传输设计相对容易。
收到时，根据设计平台的不同，解决方案略有不同。
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Xilinx的Spartan6系列的IO具有数据同步功能，因此具有自身的高速数据解串能力，设计起来也比较容易。
Lattice的XP2系列或ECP3系列的IO虽然不具备数据同步功能，但采用了IO DDR功能且芯片内置PLL相位调整相对灵活，网上也有成熟的参考设计。
本文主要介绍使用国产安陆FPGA实现低成本7:1 LVDS接收方案。
目前已调试成功，并已稳定量产。
安陆FPGA EG4系列与市场主流FPGA相同。
基本结构也是基于SRAM查找表。
IO支持DDR和DDRx2功能，实测LVDS速率可达MHz；全系列内置4个PLL，每个PLL最多支持5个时钟输出。
这两个基本结构是实现7:1 LVDS的关键。
根据7:1 LVDS规范，如果TXCLK为70MHz，那么LVDS的实际数据速率已达到Mbps。
不过，使用DDRIO后，可以使用MHz时钟来反序列化EG4 IO接口上的LVDS数据和TXCLK。
该 MHz 时钟是通过 PLL 将 7:1 LVDS 时钟乘以 3.5 获得的。
图 2 EG4 IDDR 实例化示例 首先必须确定 7:1 LVDS 时钟的相位。
TXCLK解串的数据可能是“”或“”，具体取决于MHz时钟的相位。
而且这个阶段需要现场调试，不同的硬件可能会略有不同。
由于是内部信号，用示波器观察不太方便。
不过安陆FPGA设计工具自带了一个嵌入式逻辑分析仪“ChipWatcher”，可以轻松看到TXCLK的反串数据。
根据7:1 LVDS编码方式，一个TXCLK周期包含7个数据位，DDRIO每次反串2个数据位，因此实际解码后的数据会分布在周期内相邻的两个7:1 LVDS之间。
例如，实际解码的TXCLK可能是“”和“”或“”和“”。
一旦获得稳定的TXCLK相位，就可以根据上一页的表格定位RGB数据的位置来求解RGB数据。
需要注意的是，7:1 LVDS 编码的 RGB 数据是 10 位宽。
如果用户只需要8位数据，则??必须选择高8位。
该接收方案已在实际产品中稳定使用。
而且安陆的FPGA开发软件TD安装方便、占用资源少、运行速度快，适合大多数应用设计。
安陆科技植根中国，面向世界，积极参与国际竞争，努力成为中国可编程逻辑器件行业的领先企业和全球可编程逻辑器件解决方案的主要供应商。