信号完整性是许多设计人员在高速数字电路设计中处理的主要课题之一。当信号通过互连路径（例如封装结构、PCB迹线、过孔、柔性电缆和连接器）从发射器传输到接收器时，信号完整性涉及数字信号波形的退化和定时误差。当今的高速总线设计，如LpDDR4x、USB3.2Gen1/2(5Gbps/10Gbps)、USB3.2x2(2x10Gbps)、PCIe和即将推出的USB4.0(2x20Gbps)，发生在高频数据从发送器流向接收器信号衰减。本文将概述信号完整性的基本原理和关键问题，例如集肤效应、阻抗匹配、特性阻抗和高数据速率系统的反射。由于硅节点采用10nm、7nm甚至5nm工艺，这可以在给定的芯片尺寸下实现高集成度和增加功能。在移动应用中，趋势是更高的频率和更高的数据速率，以及更低的工作核心电压，例如0.9v、0.8V、0.56V甚至更低，以优化功耗。在较低的工作电压下以较高的频率运行会导致较小的阈值电平或给定数据位的数据有效窗口，从而影响走线和电源平面分布功率和“眼图”闭合。由更高的频率和更低的工作电压引起的闭眼增加了数据传输错误的机会，从而增加了误码率，这需要重新传输数据流。重新传输会导致处理器在更长的时间内处于活动模式以重新传输数据流，从而导致更高的功耗并减少移动应用程序的使用天数(DOU)。图1.频率和较低电压对眼图张开度的影响当给给定的高频设计增加信号衰减、反射、阻抗匹配、抖动等其他设计挑战时，很明显，信号损失会使接收器难以接收正确的信息被翻译，从而增加了出错的机会。数据流中的时钟采样在接收器处进行，数据在参考时钟的边缘进行采样。眼图开度越大，就越容易将采样CLK设置在给定位的中间以采样数据。任何幅度衰减、反射或任何抖动都会使眼图更加闭合，使数据有效窗口和有效位时间变窄，从而导致接收端出现错误。图2.CLK采样现在，让我们检查何时需要将通道或互连视为传输线，并查看智能手机或平板电脑等系统中传输损耗的一些主要原因。高频和传输线低频设计意味着波长远大于线长，PCB走线和互连的电阻与频率无关，因此传输线的影响可以忽略不计。高频设计是指波长远小于线路长度，并且需要控制迹线和互连尺寸的所有物理特性，以便具有一系列电气特性的传输线可用于给定应用。在某个频率下工作时，走线长度可能会超过该频率波长的1/10。此时，我们需要使用集总元件对迹线建模，并考虑所有与频率相关的组件，包括寄生电容和电感及其对信号衰减的影响。确定互连线在什么频率下被视为传输线的另一种方法是考虑信号的上升时间(tr)。在大多数纳米工艺节点中，高数据速率信号具有急剧的上升/下降时间，这需要将通道或任何互连视为传输线。当这些信号通过通道传播时，它们的带宽和传输由给定的信号上升时间决定。传输速度电信号是电磁波，其传输速度取决于周围材料的介电常数。传输速度的公式如图3所示。传输线上的波速无损传输的自由空间（介电常数为1）中的波速约为3x108m/s，这与传输线的波速不同介电常数为4的线，这导致波速减半或1.5x108m/s。自由空间与PCB中的波速差异将导致称为传播延迟(Td)的时间延迟，这取决于传播介质和信号必须传播的距离。Td（传播延迟）=传播距离/Vp（传输速度）现在，当一个信号（CLK）在外层传播而另一个信号（数据）在内层传播时，如果我们在一侧和另一侧有自由空间other当一侧具有介电常数时会发生什么？在许多设计中，高频信号必须通过互连电缆或柔性电缆作为其传输路径的一部分进行路由，这会在幅度和时序波形中引入延迟和偏差。由于信号速度降低、串扰或电介质材料吸收的任何能量导致的时序偏移或任何其他损失会产生时序和幅度偏差，称为抖动。图4.抖动这里，设计人员必须匹配一系列信号之间的飞行时间。由于内层的DATA信号传输速度会较慢，我们必须减少DATA信号的长度以匹配CLK信号的传输时间。集肤效应如果我们观察称为C1的给定导体的一部分并向其发送电流I(t)，根据安培定律，将产生与通过导体的电流成正比的磁通量。如果我们只考虑一个导体，附近没有其他导体，则磁通线(B1)将在导体C1中产生与磁场B1相反方向的循环涡流。图5.粘附效应导致的电流再分配。随着频率的增加，集肤效应将电流限制在导体厚度的较小部分，从而增加有效电阻和相应的损耗。图6.由于频率和走线路由导致的信号损失。传输线上的电压和电流以及特性阻抗Zo作为位置(x)和时间(t)的函数一起传播。传输线的特性阻抗(Zo)是与频率相关的电阻，是传输电压波与传输电流波的比率：图7.当电压V(x,t)和电流I(x,t)一起传播并到达终端阻抗，欧姆定律要求V(x,t)/I(x,t)等于终端阻抗(ZL)。图8.匹配Zo和ZL当高频信号通过PCB中的路径时，从一层到另一层通过或改变其路径时，阻抗会发生变化。查看给定的PCB，我们可以看到有很多层、迹线、过孔、连接，阻抗在任何给定点都在变化，并且自电容、互电容、自感和互感会产生寄生效应。图9.PCB层和阻抗变化现在，让我们介绍一些集总元件，例如寄生电感、电容、交流趋肤电阻、直流电阻，它们存在于任何系统中。例如，可以看出寄生电容(Cdx)如何改变电流分布，从而导致传输线的特性阻抗发生变化，并导致Zo（传输电压与传输电流之比）发生变化。图10.带有集总元件的传输线。由于集肤效应会降低输入信号的幅度，寄生电感两端的电压会缩短负载两端电压的上升和下降时间，从而影响信号质量并衰减信号。图11.寄生效应对Zo和信号完整性的影响电压反射系数当高频信号通过不同的路径、过孔或改变其路径从一层到另一层时，阻抗会发生变化。控制这些杂散信号并正确端接传输线，我们可以以最小的失真传输信号。当终端阻抗（ZL）不等于线路的特性阻抗（Zo）时，必然有一对反射电压电流波，这个反射信号会叠加在源信号上，造成失真。请注意，当负载端(ZL)等于传输线的特性阻抗(Zo)时，电压反射系数等于零。这表明所有入射波都被匹配的负载端子吸收。当电压波和电流波一起传播并到达终端阻抗时，总入射波加上V/I处的任何反射波必须等于终端阻抗(ZL)。图12.入射波和反射波阻抗不匹配和反射。考虑以150欧姆终端电阻或过阻尼电路端接的50欧姆传输线。为简单起见，我们将电池的阻抗设置为0，这会迫使反射波返回负载。此外，设置波传播给定长度的时间延迟（td=距离/Vp）。现在，让我们关闭开关，看看负载发生了什么。图13.连续反射波序列在源和终端阻抗之间来回的连续反射波导致信号与源信号重叠并在信号线上引起振铃。图14.反射引起的振铃在计算终端和源的反射系数时，我们可以找到到达终端的入射波量加上反射回源的反射波量。图14中较大电压的过冲振铃会施加更多辐射并在相邻迹线之间产生更多串扰，从而使器件过载。另一方面，瞬态响应期间由振铃或电压轨下降引起的下冲会增加更高的误码率。带和不带转接驱动器的系统对于某些移动应用，例如使用10Gbps数据速率的USB3.1Gen2的应用，总损耗预算以dB为单位，包括所有互连通道损耗。损耗预算包括从硅片到连接器的路径中的任何损耗，例如硅封装、PCB迹线、过孔、柔性、共模滤波器和连接器。为了在不限制PCB尺寸和设备位置的情况下在USBType-CGen2系统中保持良好的信号质量，转接驱动器是最具成本效益的解决方案。考虑到像智能手机或平板电脑这样的系统，它可以被认为是来自APP处理器封装和引脚、PCB走线、过孔、连接器、柔性电缆和USB连接器的高频数字信号传输，这些高数据速率信号在通过之前可能会衰减通过1m电缆。图15.典型信号路径和信号衰减。当信号通过通道传播时，信号的幅度会衰减，并且根据通道的长度，这种衰减可能足以导致高数据速率下的信号完整性问题。转接驱动器充当信号调理设备，可恢复在给定通道上丢失的信号，并增强恢复信号的输出，使信号能够传播更远的距离并打开眼图以降低误码率。图16.使用转接驱动器。具有可编程差分输出电压的转接驱动器可确保驱动强度与线路阻抗、走线长度一致，并均衡信号并解决信号完整性问题。请记住，增加驱动器的差分输出电压将有助于改善接收信号，但也会增加噪声和抖动。总结保持可接受的信号完整性需要注意趋肤效应、匹配终端、反射、过孔、串扰、耦合及其对信号衰减的影响。当迹线的长度约为信号波长的1/10时，任何互连都应被视为传输线。影响信号完整性的因素，例如由阻抗不匹配引起的通道损耗和信号反射，发生在从处理器通过PCB、过孔、柔性电缆或从PCB、过孔、柔性电缆到处理器中间的任何数据传输过程中。在整个信号路径中保持阻抗匹配对于接口防止反射和提供最大功率传输至关重要。任何阻抗不匹配都会导致线路反射，增加抖动并可能影响信号质量。如果没有转接驱动器，则很难或几乎不可能以>10Gbps的数据速率通过系统电气和协议合规性测试。在不使用转接驱动器的情况下执行短通道和长通道测试时，具有更高数据速率的给定信号的总传输通道距离可能会受到限制，并且不同设备之间互操作性的机会可能会降低。
