日经新闻12月3日报道，比利时微电子研究中心（IMEC）公布研究成果和未来发展计划。
IMEC表示，1nm工艺将于2027年实用，进一步的0.7nm预计2029年后量产。
此言一出，震惊了所有人，摩尔定律被打了一针强心剂。
近年来，“摩尔定律已死”派不断壮大，但被誉为“全球半导体产业幕后大脑”的IMEC仍然坚持维护摩尔定律。
该机构一直在通过小型化流程来提高集成度。
这家来自比利时的研究机构声称，“摩尔定律”诞生已有50多年了。
未来，由于新器件结构和新材料的引入、芯片中的晶体管堆叠、芯片堆叠的三维封装等技术进步，摩尔定律将继续下去。
IMEC的理论基础，新材料和新器件，英特尔已经将工艺理论发展到了埃时代。
2024年将继续使用2nm这个名字，2025年18埃的“Intel 2”将被称为“Intel 2”。
这套技术完全是基于Intel的主观观点。
新的命名系统——Intel7、Intel4、Intel3、Intel 20 ?、Intel 18 ?，成为英特尔对工艺数字化和生产延迟之间平衡的回应。
IMEC借用了Intel的思想，即符号并不代表其物理长度。
IMEC将工艺演进理念纳入了自己的逻辑周期路线图行业时间表。
行业时间表。
PP代表多晶硅布线间距的实际长度（nm），MP代表第一金属布线层间距的实际长度（nm），Industry Timeline显示各厂商的MP普遍小于PP。
来源：IMEC 据相关消息，IMEC已开始研发工艺和材料，以实现器件小型化至1纳米以下。
晶体堆叠（Crystal Stacking） 目前主流逻辑器件中，晶体管堆叠大多采用FinFET结构。
随着制造工艺变得更加复杂，GAA（Gate-All-Around）纳米片堆叠结构已被公认为下一代堆叠方法。
英特尔和台积电已经开始研究2nm GAA技术。
三星还宣布从3nm开始采用GAA纳米片叠层结构，力争领先对手一步。
在1nm工艺中，IMEC表示正在尝试使用CFET结构来构建CMOS。
在小于 1 nm (10 ?) 的节点上，IMEC 计划使用“原子通道”，即使用厚度为一到几个原子层的二维材料来形成通道。
1nm的芯片将使用CFET，1nm以下的芯片将使用原子通道。
资料来源：IMEC 芯片 3D 封装 通过采用堆叠半导体芯片和晶体的 3D 安装，可以进一步增加安装的晶体管数量。
3D封装技术的演变。
资料来源：IMEC 3D堆叠技术已被多家大厂探索。
2018年4月，在加州圣克拉拉举行的第24届年度技术研讨会上，台积电首次向外界公布了其创新技术。
系统集成单芯片（SoIC）多芯片3D堆叠技术。
在今年6月的Computex大会上，苏姿丰展示了一款由Ryzen 5000系列处理器打造的实验芯片，该芯片由AMD和台积电联合打造，采用了最新的3D堆叠技术。
现有Zen 3架构Ryzen 5000处理器的CCD中封入了64MB 7nm SRAM，将每个CCD的L3缓存容量从32MB增加到96MB，容量增加了两倍。
Ryzen 5000 处理器中的 3D 垂直缓存架构。
来源：computex英特尔也在寻找 3D 堆栈的新机会。
2018年，英特尔推出了业界首个3D逻辑芯片封装技术——Foveros，将逻辑芯片堆叠在逻辑芯片上。
英特尔 Foreros 封装技术。
资料来源：英特尔无法跟上技术市场的步伐。
IMEC的“1nm以下”只是各大厂商比拼谁“更大”的一个缩影。
9月20日，英特尔在直播中公布了公司战略，并推出了到2025年修订后的产品路线图。
据其介绍，英特尔的目标是在2023年向客户提供7nm硬件，然后在2024年向客户提供低于1nm的硬件。
未来几年，英特尔希望客户服务能够克服持续的产品延迟，重回正轨，夺回制高点。
Intel的10nm AlderLake将被“Intel 7”工艺节点取代。
资料显示，英特尔的10nm工艺相当于台积电等公司的7nm工艺，而纳米是通用单位，因此采用带有该公司色彩的工艺方案无疑彰显了英特尔强大的决心。
台积电和三星在这场无硝烟的战斗中并没有缺席。
从2019年开始，全球两家顶级芯片制造代工厂三星和台积电开始竞相“突破芯片生产的最低纳米数”。
今年5月，IBM突然发布全球首款2nm芯片，直接冲击代工厂的底线。
紧接着，6月2日，在2021年度技术研讨会上，台积电正式披露了2nm的关键指标。
8月，台积电传来新消息。
2nm Fab20生产线已获得中国台湾当地批准。
预计2023年正式开工，2024年进入量产阶段。
目前台积电已经量产5nm。
台积电的工艺路线图，0.1nm也在其计划之内。
资料来源：台积电 三星电子是近年来唯一一家与台积电竞争的公司。
2020年三星和台积电将同时实现5nm，预计明年三星和台积电将同时实现3nm。
但目前业界对三星的制造工艺缺乏信任，这一点也体现在两家公司的代工份额上。
三星只有17%左右，而台积电则超过50%。
三星的工艺问题在于，无论三星在哪个工艺节点上，晶体管密度都低于台积电。
比如三星的3nm，业界发现它与台积电的5nm类似。
目前有消息称，高通新发布的骁龙8Gen 1是由三星公司代工的。
据悉，高通因三星4nm工艺良率极低而对三星不满。
晶体密度比较。
来源：Digitimes 一方面，各代工厂相互竞争，但另一方面，市场也在审视这样的争斗是否浪费资源。
28nm是传统制造工艺的分水岭。
ICInsights数据显示，2021年28nm及以上成熟工艺仍将占据全球芯片市场50%左右的份额。
即使到2024年，28nm及以上成熟工艺仍将占据44%左右的市场。
当前的核心短缺浪潮以28nm工艺最为严重。
近年来，28nm芯片变得越来越重要。
它是许多物联网设备的主芯片。
全球流程市场状况。
来源：ICInsights 台积电刘德银曾表示，全球28nm芯片供应超过需求，实际情况完全出乎台积电的预期。
因此，台积电将南京工厂28nm芯片产能计划从4万片/月上调至10万片/月。
多于。
今年以来，台积电持续增加汽车芯片产能，直到6月底才能够满足客户的最低需求，且芯片以28nm产能为主。
此外，中芯国际今年两次扩大28纳米芯片产能，英特尔宣布投资200亿美元建设晶圆代工厂，主要生产10纳米以上工艺的芯片。
全球几大半导体公司正在殊死一搏，希望能够率先夺取制造工艺布局的制高点。
但目前的情况是需求市场跟不上，从试产到量产的跨越变得越来越困难。
技术进步永远值得尊重。
目前，硅晶圆单位面积可容纳的晶体管数量正在接近硅的物理极限。
近年来，科学界一直在积极寻找可以替代硅并挑战1nm以下工艺的二维材料。
今年5月，台湾大学、台积电和麻省理工学院发现，在二维材料上使用半金属铋（Bi）电极可以显着降低电阻并增加传输电流。
他们相信这将成为突破1nm极限的关键技术。
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IMEC还在会上表示，在2nm工艺中，将采用继7nm、5nm、3nm之后的第四代EUV光刻技术，14?是其延伸。
从10?开始，预计将采用NA（High Numerical Aperture，高数值孔径技术）=0.55的高NA EUV光刻，而不是NA=0.33的传统EUV光刻。
IMEC和ASML联合开发工艺，第一台高NA原型机将于2023年从ASML引入。
在高NA EUV曝光设备方面，IMEC预计要到2026年才能引入量产线。
现在，业界不再只是谈论“Xnm”。
一方面，这个数字越来越不可信，标准也各不相同；另一方面，用数字来限制科学，就会让努力变得毫无意义。
这是半导体世界正在走向理性的信号。