互连——有时是将晶体管连接到IC上的电路的纳米宽金属线——需要“大修”。而随着芯片厂逐渐逼近摩尔定律的极限，互连正在成为产业的一大瓶颈。在2022年12月上旬举行的第68届IEEE国际电子设备会议(IEDM)上，IBM的ChrisPenny告诉工程师，“大约20-25年来，铜一直是互连的首选金属。钌的规模正在放缓，这提供了机会用于替代导体。”根据IEDM2022研究报告，钌(Ruthenium)是第一个候选材料，但它并不是将一种金属换成另一种金属那么简单。它们在芯片上形成的过程必须逆转。这些新的连接将需要不同的形状和更高的密度，以及更好的绝缘，以免信号消耗电容器夺走它们的所有优势。互连的位置也必然会发生变化，而且这种变化很快就会发生。但是越来越多的研究表明，有为这种转变的好处付出代价。钌、顶部通孔和气隙钌是目前最流行的铜替代品。但研究表明，用于构建铜互连的旧方法不适用于钌。铜互连是使用所谓的镶嵌工艺构建的。第一家芯片制造商使用光刻技术将互连的形状雕刻到晶体管上方的介电绝缘层中。他们然后沉积衬里和阻挡层材料，以防止铜原子漂移到芯片的其他部分并扰乱工艺。然后用铜填充沟槽，通常会过度填充，因此必须抛光掉多余的部分。Penny告诉IEDM工程师，所有额外的东西，包括衬里和屏障，占互连体积的40-50%。结果，互连的导电部分变窄，特别是在互连层之间的超细垂直连接中，导致电阻增加。但IBM和三星的研究人员已经找到了一种无需衬里或种子即可构建紧密间隔、低电阻钌互连的方法。该工艺称为间隔物辅助光刻蚀刻光刻蚀刻(SALELE)，它依赖于极紫外光刻的双重辅助。它不是填充沟槽，而是从层或金属中蚀刻出钌互连，然后用电介质填充间隙。研究人员使用超薄、高密度水平互连实现了最佳电阻，但这增加了电容，失去了优势。幸运的是，由于SALELE构建了称为通孔的垂直连接（即在水平连接的顶部而不是在水平连接的下方），细长的钌线之间的空间很容易让空气进入，这是目前最好的绝缘体。Penny说，对于这些超薄、高密度互连，增加气隙有巨大的潜在好处，可以将线路电容降低多达30%。可以这么说，SALELE技术为1nm及更高工艺提供了路线图。使用通孔布线的PCB板。资料来源：https://www.wevolver.com/article/what-is-a-via-a-comprehensive-guide埋轨、背面供电技术和3D芯片英特尔计划彻底改变为芯片上的晶体管供电的互连布局，最早可能在2024年实现。这种被称为背面供电的方法涉及将电源互连网络移动到硅下方，从下方连接到晶体管。这种方法有两个主要优点：首先，它允许电流通过更宽、电阻更小的互连，从而减少功率损耗。二是为晶体管上方的信号传输互连腾出空间，这意味着逻辑单元可以更小。在IEDM2022会议上，Imec研究人员提出了一些方法，通过将电源网络的端子（称为埋入式电源轨）移动到更靠近晶体管的位置，而不破坏这些晶体管的电子元件，从而提高背面供电的工作效率。特征。但他们也发现了一个稍微麻烦的问题，用于3D堆叠芯片时，背面的电源会导致发热。但好消息是：当Imec的研究人员研究掩埋电源轨和晶体管之间需要多少水平距离时，答案几乎为零。尽管需要额外的处理周期来确保晶体管不受影响，但研究人员表示，可以在晶体管沟道区域旁边构建轨道——尽管它仍将低于它数十纳米。这意味着逻辑单元可能更小。坏消息：在单独的研究中，Imec工程师模拟了同一个未来CPU的几个版本。有些具有当今使用的电力传输网络，称为前端传输，其中所有互连（包括数据和电源）都构建在硅顶部的层中。其他的有后置供电网络，其中之一是两个CPU的3D堆栈，底部有背面电源，顶部有前端电源。2DCPU的仿真验证了背面供电的优越性。例如，与前端电源相比，它减少了一半的功率传输损耗，瞬态压降也不是太明显。更重要的是，CPU面积缩小了8%。然而，背面芯片最热的部分比正面芯片最热的部分高约45%。这可能是因为背面供电要求芯片非常薄，以至于需要将其粘合到单独的硅晶圆上以确保稳定性。这种结合阻止了热量的流动。真正的问题出在3DIC上。上层CPU需要从下层CPU获取能量，但是传输到上层的时间长会带来一些问题。虽然底部CPU的压降特性仍然优于前置芯片，但顶部CPU在这方面要差得多。3DIC的供电网络消耗的功率是单个前端芯片网络的两倍。更糟糕的是，3D堆栈的散热效果不佳，底部芯片最热的部分几乎是单个前置CPU的2.5倍。顶级CPU有点凉，但幅度不大。研究人员测试了一个场景，其中一个带有背面供电网络（底部灰色）的CPU连接到另一个带有前端供电网络（顶部灰色）的CPU。在Imec研究员陈荣梅看来，3DIC仿真确实有些不切实际。将两个相同的CPU堆叠在一起的可能性比将内存与CPU堆叠在一起的可能性要小得多。“这种比较是不公平的，但它确实反映了一些潜在的问题。”他说。
