文章 |半导体行业对比1990年之前，栅极长度的减少几乎完全是线性的，“Xnm”这个名字直观地反映了芯片的性能。
每一代晶体管的长宽都是上一代的0.7倍（长0.7*宽0.7=0.49），这意味着单个晶体管的面积缩小到原来尺寸的0.5倍，证实了摩尔定律将晶体管的密度加倍。
例如180nm>130nm>90nm>65nm>45nm>32nm>22nm，其中“X”指的是芯片栅极的长度，即MOS管的源极到漏极的距离。
随着先进工艺数量变少，相应的晶体管密度变高，芯片的功耗变低，性能变高。
工艺不再等于栅极长度。
在随后的技术演进中，工艺节点减少得更快，约为0.72倍，不再是完全线性的。
场效应晶体管也逐渐脱离其原有的固定结构。
例如，随着FinFET空间结构晶体管的出现，沟道变成了三维包围，沟道长度逐渐不能代表工艺的最高精度。
7nm、5nm、3nm不再代表沟道长度。
作为等效长度，它只是一个数字。
栅极的长度是芯片制造工艺的重要指标。
栅极的长度越小，源极和漏极之间的电流流动越快；翅片间距（Fin Pitch）也是衡量工艺先进程度的一个指标。
重要参数，在FinFET晶体管时代，增加鳍片高度、减小鳍片间距可以有效增大驱动电流，从而提高效率；其他衡量指标包括金属间距和逻辑单元等，金属间距越小，效率越高。
可以克服的电容效应越小；逻辑单元的最小单元高度越低，在3D堆叠中越有利。
衡量芯片性能最直观的指标是逻辑晶体管密度。
晶体管密度越大，意味着相同的空间内可以容纳更多的晶体管。
晶体管数量越多，芯片中的处理单元就越强大。
芯片的处理能力越强。
晶体管的密度越大，晶体管之间的距离越近，运动时电子的损失就越小，功耗也能得到改善。
三大代工巨头技术参数对比。
通过这些指标的对比，我们也可以大致了解英特尔、三星、台积电之间的工艺差异。
（MTr/mm2是指每平方毫米有数百万个晶体管）在10nm工艺中，从技术角度来看，英特尔在鳍片间距、栅极长度、金属间距、逻辑单元高度方面是三家公司之一。
其中，具体参数对比可以发现：Intel在10nm工艺下的栅极间距是台积电和三星在7nm时才能达到的技术水平；其最小金属间距为10nm，甚至可以与三星、台积电的5nm工艺相媲美；在逻辑晶体管密度的比较中，可以看出Intel具有较大的优势（见下图）。
10nm工艺下，英特尔的逻辑晶体管密度约为1.01亿个/mm2，而台积电和三星仅为英特尔的一半。
到了7nm，还是不如Intel的10nm。
甚至英特尔的10nm也可以与三星的5nm相媲美。
然而，直接比较这些数字存在一些错误。
一方面在于晶体管密度的计算方法；另一方面，每个公司的单元库的大小不同。
例如：Intel的10nm工艺有三种不同类型的逻辑单元库，分别是HD（高密度、短库）、HP（高性能、中高库）、UHP（超高性能、高库）。
高库）。
单元库越短，功耗越低，密度越高，但峰值性能越低。
Intel列出的100.8 MTr/mm2实际上是指HD高密度库（单元高度272nm，8鳍片）。
另外两个单元库的密度为：HP（高性能）单元库密度80.61 MTr/mm2（单元高度340nm，10个鳍片）； UHP（超高性能）单元库晶体管密度为 67.18 MTr/mm2（单元高度 408nm，12 个鳍片）。
正如台积电研究副总裁 Philip Wong 在 Hot Chips 31 上所说：现在“Xnm”仅代表技术的迭代，它就像汽车模型一样没有明确的含义。
这也是Intel后来采用“新芯片工艺命名规则”，采用Intel 7、Intel 4、Intel 3、Intel 20A、Intel 18A等规则来重新定义芯片制造工艺的原因。
芯片的技术先进程度不能仅仅通过纳米工艺的数量来判断。
众所周知，当EUV和GAA进入市场时，英特尔就长期困在10纳米良率问题上。
它的10nm节点并没有选择EUV，而是选择继续使用ArF DUV，并且没有按照摩尔定律将晶体管密度提高2倍，而是冒险了。
增加了2.7倍。
这些都是阻碍10nm的重要因素。
英特尔的10纳米工艺还引入了昂贵的材料钴来替代铜。
钴作为下互连层可以将电迁移性能提高1000倍，层间过孔电阻也可以降低一半。
，大大增加了芯片的耐用度。
同时，钴的硬度也带来了各种问题。
Intel的10nm性能并不是没有道理。
不过Intel的7nm和10nm在一定程度上是并行的。
7nm工艺将是他们第一个采用EUV光刻技术+FinFET的工艺，可以实现每平方毫米1.8亿个晶体管的密度。
但7nm还没有发布。
前段时间，英特尔CEO基辛格在接受美国媒体采访时表示：工程师发现7nm工艺存在一些缺陷。
他们目前正在了解这些缺陷，并计划解决 7nm 工艺问题。
三星和台积电晶圆厂的工艺路线方向差异很大。
一方面，在7nm时代，三星率先采用多堆叠EUV（极紫外）光刻技术。
台积电直到N7+才使用4层EUV光刻。
另一方面，三星的晶体管结构在3nm时已经从FinFET进化到GAAFET，而台积电对GAAFET的应用要等到2nm。
在制程变革大战中，几大芯片巨头展开了激烈的角逐。
不同的命名规则让整个市场陷入“流程焦虑”。
不过，产品最终还是会进入市场，具体表现还需要市场的检验。
在这场战斗中，各方都在努力在制造过程中前进。
除了命名规则的盲点之外，其背后的功耗问题也日益凸显。
被“工艺焦虑”忽视的良率矛盾最有代表性的问题就是“5纳米功耗集体翻车”事件。
其中包括采用三星 5nm 代工的高通 Snapdragon 888，以及使用台积电 5nm 代工的海思麒麟 9000 和苹果 A14。
耗电问题从何而来？为了提高芯片的性能，需要提高电子开关控制电流通断的能力，加快开关速度。
这意味着开关需要以更小的尺寸承载更多的电流。
开关的尺寸越小，对制造工艺的要求越高，从而导致开关关断时的漏电流越大。
这部分产生的功耗是不可控的，是否产生功耗将直接决定过程的稳定性。
也就是说，工艺的稳定性决定了功耗，而功耗也是芯片良率的重要参数。
比较成熟的工艺一般良率在90%以上。
三星制造的高通骁龙8代1的良率只有35%左右。
同一条产线生产的Exynos 2200的良率甚至低于这个值，因此三星也很快对5纳米代工良率问题展开了内部调查。
我们再来看看3nm工艺的良率。
3nm的良率提升难度极大。
台积电不断修改3nm工艺，分为N3、N3E、N3B等多个版本，以寻找最合适的解决方案，满足不同的客户需求。
不过，3nm工艺方案仍然可用。
很多问题。
按照原计划，苹果的A16芯片应该是首批采用台积电3nm工艺的产品。
然而几经周折，苹果只能选择4nm工艺，这是在5nm工艺基础上改进的。
不过，近日，台积电宣布：“3纳米工艺发展符合预期，良率较高，将于第四季度晚些时候量产。
”届时仍需衡量良率。
三星首批3nm芯片已进入风险量产阶段，但晶体管密度、功耗、良率等都不尽如人意。
早期的产品只是挖矿芯片，结构比较简单。
收益率反映直接利润。
晶圆良率越高，同一晶圆上生产的质量合格的芯片就越多。
如果晶圆价格固定，质量合格的芯片数量越多，意味着每片晶圆的产量越高，每片芯片的成本就越低，当然利润也就越高。
如今，无论是台积电、三星、英特尔还是IBM，都在追逐2nm。
我不知道在追求先进技术的过程中，他们背后的良率问题是否得到了重视。
结论 1965年，时任仙童半导体研发实验室主任的戈登·摩尔为《电子学》杂志撰写了一篇观察评论报告。
摩尔在报告中提到，工程师可以不断缩小晶体管的尺寸，芯片中晶体管和电阻的数量每18个月左右就会增加一倍，半导体的性能和容量将呈指数级增长，而这增长趋势将持续。
他的预测被称为“摩尔定律”。
如今，芯片发展路线正在偏离摩尔定律，先进制造工艺的竞争变得更加复杂，芯片制造工艺带来的焦虑也越来越明显。