晶体管，被誉为“20世纪最伟大的发明”。它的出现为集成电路、微处理器和计算机内存的产生奠定了基础。1965年，“摩尔定律”的提出，成为半导体行业几十年来的金科玉律。它表明，每18到24个月，封装在微芯片上的晶体管数量就会翻一番，从而使芯片的性能翻一番。但是，随着新工艺节点的不断引入，晶体管中的原子数越来越少，各种物理极限制约着摩尔定律的进一步发展。甚至有人认为摩尔定律已经结束。因此，为了“拯救”摩尔定律，工程师不得不改变晶体管结构，不断缩小面积和功耗，提高其性能。20世纪下半叶，主要流行平面晶体管设计（PlanarTransistor）。进入2010年代，3D鳍状装置（3Dfin-shapeddevices）逐渐取代平面设计。现在，一种新的晶体管设计结构，即GateAll-AroundTransistor(GAA)，是FinFET的继任者，即将投入生产。然而，我们必须看得更远。因为即使有了这种新的晶体管架构，即英特尔提出的RibbonFET，我们缩小它的能力也是有限的。相信我，3D堆叠互补金属氧化物半导体(CMOS)或CFET（互补场效应晶体管）将是将摩尔定律扩展到下一个十年的关键。晶体管演变每个金属氧化物半导体场效应晶体管(MOSFET)都具有相同的一组基本组件：栅叠层、沟道区、源极、漏极）源极和漏极经过化学掺杂，因此它们要么富含移动电子（n型）或缺少它们（p型）。沟道区具有与源极和漏极相反的掺杂。在2011年之前的高级微处理器中的平面晶体管版本中，MOSFET的栅极堆叠正好位于沟道区域上方，用于将电场投射到沟道区域中。向栅极（相对于源极）施加足够的电压会在沟道区域中创建一层移动电荷载流子，从而允许电流在源极和漏极之间流动。为了缩小平面晶体管设计的尺寸，“短沟道效应”已成为物理学家关注的焦点。因为随着工艺技术的不断进步，晶体管中栅极的宽度被挤压得越来越小。要知道，当栅极低于20nm时，电流就会失控，源极的电流会穿透栅极，直接到达漏极。这时候就会出现“漏电”现象，导致芯片能耗急剧上升。为了解决这个问题，提出了一种新的FinFET晶体管技术。它将门的三边包裹在通道周围，以提供更好的静电控制。在与上一代平面架构相同的性能水平下，FinFET可将功耗降低约50%。FinFET的开关速度也更快，性能提升了37%。2011年，英特尔在其22纳米节点上引入了FinFET，并将其用于第三代酷睿处理器的生产。从那时起，FinFET一直是摩尔定律的主力军。然而，当我们转向FinFET时，我们失去了一些东西。在平面器件中，晶体管的宽度由光刻定义，因此它是一个高度灵活的参数。但在FinFET中，晶体管宽度以离散增量出现，一次一个鳍。此功能通常称为鳍量化。尽管FinFET具有灵活性，但鳍量化仍然是一个重要的设计约束。围绕它的设计规则，以及添加更多鳍片以提高性能的愿望，增加了逻辑单元的总面积，并使将单个晶体管变成完整逻辑电路的互连堆栈变得复杂。它还会增加晶体管的电容，从而减慢其开关速度。因此，虽然FinFET作为行业的主力军为我们提供了良好的服务，但仍需要一种新的、更精细的方法。正是这种方法促使物理学家发明了即将推出的3D晶体管RibbonFET。在带状FET中，栅极围绕晶体管沟道区域以增强对电荷载流子的控制。新结构还可以实现更好的性能和更精细的优化。具体来说，栅极完全包围通道，对通道内的电荷载流子提供更严格的控制，通道现在由纳米级硅带形成。使用这些纳米带（纳米片），晶体管的宽度可以根据需要变化，再次使用光刻。一旦量化约束被移除，就可以为应用程序生成适当大小的宽度。这使我们能够平衡功率、性能和成本。此外，通过堆叠和并行操作，设备可以驱动更多电流，从而在不增加面积的情况下提高性能。因此，英特尔认为RibbonFET是在合理功率下实现更高性能的最佳选择。他们将在2024年的Intel20A工艺上引入RibbonFET结构。3D堆叠CMOS平面晶体管、FinFET和RibbonFET晶体管的共同点是它们都使用CMOS技术，如前所述，CMOS技术由n型和p型组成晶体管。这项技术在1980年代成为主流，因为它比其他技术消耗的电流少得多。更少的电流意味着更高的工作频率和更高的晶体管密度。迄今为止，所有CMOS技术都将标准NMOS和PMOS晶体管对并排放置。但在2019年IEEE国际电子器件会议(IEDM)的主题演讲中，提出了“3D堆叠”晶体管的概念，将NMOS晶体管置于PMOS晶体管之上。在IEDM2020上，展示了第一个使用这种3D技术的逻辑电路设计的逆变器。3D堆叠CMOS有效地将反相器占地面积减少了一半，并使晶体管面积密度增加了一倍，进一步突破了摩尔定律的极限。3D堆叠CMOS结构，将PMOS器件置于NMOS器件之上，总面积与RibbonFET相同。为NMOS和PMOS栅极使用不同的金属材料以利用3D堆叠CMOS需要解决许多工艺集成挑战，其中一些挑战涉及CMOS制造的限制。如何？自对准3DCMOS的制造始于硅晶圆。在晶圆上，我们在称为“超晶格”的结构中逐层沉积硅和硅锗。然后使用光刻图案切掉部分超晶格，留下鳍状结构。超晶格晶体为后续的开发过程提供了强大的支撑结构。接下来，将“假”多晶硅放置在超晶格顶部，以保护前者免受进一步操作。这一步被称为垂直堆叠双源/漏工艺，在顶部纳米带（未来的NMOS位置）的两端生长磷掺杂硅，同时在底部纳米带（未来的PMOS位置）选择性地生长掺杂硅。硼硅锗。之后，在电源周围放置电介质以通过放电将它们彼此隔离。3D堆叠有效地将每平方毫米的CMOS晶体管密度加倍，具体取决于所涉及的逻辑单元的复杂性。最后是门的构造。首先移除之前安装的假门，露出硅纳米带。接下来，只有硅锗被蚀刻掉，释放出一叠平行的硅纳米带，这是晶体管的沟道区。然后在纳米带的四个侧面涂上一层极薄的绝缘层，该绝缘层具有高介电常数。纳米带通道非常小，无法像平面晶体管那样有效地进行化学涂层。用金属包围底部纳米带形成一个p掺杂通道，顶部纳米带和另一个纳米带形成一个n掺杂通道。以此方式，构建栅极堆叠并安装两个晶体管。这个过程可能看起来很复杂，但它比另一种技术（顺序3D堆叠）要好。在后一种情况下，NMOS和PMOS器件安装在不同的晶圆上，然后将两者放在一起，将PMOS层转移到NMOS晶圆上。自对准3D堆叠方式的加工步骤更少，可以更严格地控??制制造成本。更重要的是，这种自对准方式还避免了连接两片晶圆时可能出现的对准不准的问题。对3D堆叠CMOS进行所有必需的连接是一项挑战。电源连接需要从下面的设备堆叠。根据设计，NMOS器件[顶部]和PMOS器件[底部]具有独立的源极/漏极触点，但两个器件共享一个栅极。值得注意的是，NMOS和PMOS之间的垂直间距需要优化：如果太短，会增加寄生电容，如果太长，会增加两个器件之间互连的电阻。任何一个极端都会导致电路变慢并消耗更多功率。许多设计研究，例如美国TEL研究中心在IEDM2021会议上提出的一项研究，建议在3DCMOS的有限空间内提供所有必要的互连，而不会显着增加它们形成的逻辑单元的面积。该研究表明，在寻找最佳互连选项方面有很多创新机会。摩尔定律的未来借助带式场效应晶体管和3DCMOS，我们有一条清晰的道路可以让摩尔定律继续存在，至少在2024年之后。在2005年的一次采访中，摩尔定律的发明者戈登摩尔承认他“感到惊讶”不时取得的进展。”“一路上有几次，我以为我们已经走到了尽头，我们的创意工程师找到了克服它的方法，”他说。随着晶体管制造工艺经过FinFETs，不断优化到RibbonFET时代，最终走向3D堆叠CMOS技术，我们期待留给GordonMoore先生的惊喜很快到来。
