数字转换（12分）显示进行这些转换所需的所有工作将10.12510转换为二进制。将(373.28125)10转换为十六进制。将(BEEF)16转换为二进制。将(101110101110)2转换为十六进制。将(-173.28125)10转换为浮点数。使用127作为指数偏差。确保列出符号位、8个偏置指数位和23个小数位。使用IEEE754浮点格式。将32位结果转换为8个十六进制符号。将(17.125)16转换为浮点数。使用127作为指数偏差。确保列出符号位、8个偏置指数位和23个小数位。使用IEEE754浮点格式。将32位结果转换成8个十六进制符号。算术（8分）将下面两个数字转换成浮点数格式。14,760,626b。175,663说明如何按照教科书第258页上列出的过程将这两个浮点数相加。显示每个的中间步骤添加阶段。通过将最终的浮点和转换回十进制数系统来检查最终答案。CMOS（10分）绘制并标记NOT、2输入NAND、2输入AND、3输入NOR和BUFFER的CMOS结构.CanonicalandStandardForms(10Points)这是一段组合逻辑的规范表达式，用于创建输出Y.Y(A,B,C)=∑0,3,4,5●画出标准形式的逻辑图对于输出Y，仅使用NOT、AND和OR门。不要做任何最小化。●仅使用NOT和NAND门为输出Y绘制最小化形式的逻辑图。●仅使用CMOS的自定义实现为输出Y绘制自定义门。不要使用门设计此块，然后用CMOS替换门。直接转到第1章中讨论的优化CMOS实现。3个图表中的每一个使用了多少个晶体管？顺序状态机（20分）设计并创建自定义MooreState以下列方式运行的机器计数器。这是测试第3章的内容，因此系统Verilog不允许用于此问题。●它有一个上升沿触发时钟，clk●它有一个低电平有效复位，reset_n。当reset_n被触发时，计数被异步重置为0。●当ud输入为1时，它向上计数2。●当ud输入为0时，它向下计数。●最大计数为6，最小计数为0。如果当前计数为4并且计数器向上计数2，则下一个值为6。如果再次向上计数，该值上限为6。●只要计数为3的倍数（3和6).提供以下工件来演示您的设计。状态图状态转换表输出表逻辑图，显示了NextStateLogic和OutputLogic的门级设计。具体展示这两个块如何连接到各个触发器。额外分数（10分）将您的自定义摩尔状态机绘制到Quartus，从您的框图文件创建一个HDL模块，在ModelSim中对其进行仿真以验证您的设计。附上演示正确功能的屏幕截图。WX：codehelp
